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東京高等裁判所 昭和59年(行ケ)191号 判決

原告

バローズ・コーポレーシヨン

被告

特許庁長官

主文

特許庁が昭和57年審判第840号事件について昭和59年3月27日にした審決を取り消す。

訴訟費用は被告の負担とする。

事実

第1当事者の求めた裁判

1  原告

主文同旨の判決

2  被告

「原告の請求を棄却する。訴訟費用は原告の負担とする。」との判決

第2請求の原因

1  特許庁における手続の経緯等

アメリカ合衆国ミシガン州の法律により設立された法人であるバローズ・コーポレーシヨンは、昭和48年11月6日、名称を「データ処理装置」とする発明(以下「本願発明」という。)につき、1972年11月20日アメリカ合衆国においてした特許出願に基づく優先権を主張して特許出願(昭和48年特許願第125871号)をしたところ、昭和56年9月3日拒絶査定を受けたので、昭和57年1月12日審判を請求し、昭和57年審判第840号事件として審理されたが、昭和59年3月27日、「本件審判の請求は、成り立たない。」との審決があり、その謄本は同年4月16日右バローズ・コーポレーシヨンに送達された。なお、同社のための出訴期間として90日が附加された。

アメリカ合衆国デラウエア州の法律により設立された法人である原告は、1984年(昭和59年)5月30日、ミシガン州法人である前記バローズ・コーポレーシヨンを合併し、同年8月6日その旨を特許庁長官に届出た。

2  本願発明の要旨

ストアードプログラムに従つてデータを処理するための装置であつて、

各々が制御情報を含む複数個のマイクロ命令を記憶するためのメモリ手段と、

処理されるべき情報ビットを受けるための直列入力バスと、

前記処理装置から処理された情報ビツトを転送するための直列出力バスと、

前記バス間に接続されかつ前記メモリ手段へ結合されて前記複数個のマイクロ命令のうちの少なくとも1個をアクセスしかつ前記制御情報を与えるための手段と、

前記バス間に接続されかつ前記アクセス手段から並列に受けられた前記与えられた制御情報に応答して、前記入力バスによつて受けられた情報ビツトに基づき直列に論理演算を行なうための少なくとも1個の論理ユニツトとを備え、

前記アクセス手段は、

ゲートパルスを発生させるための制御手段と、

前記制御手段に応答して前記メモリ手段から前記複数個のマイクロ命令のうちの少なくとも1個を選択的に取出すための第1の手段と、

前記第1の手段と結合されかつ前記ゲートパルスのあるものに応答して前記取出された命令を解読するための第2の手段とを備え、さらに、

前記第1の手段は、

前記入力バスを前記出力バスへ接続する独特な直列の経路を備え、前記独特な経路は前記メモリ手段のためのアドレス情報ビツトを受けるための第1のレジスタを含み、

前記第1のレジスタと前記メモリ手段との間に接続されて、前記メモリ手段をアドレスするための第2のレジスタを更に備え、前記第2のレジスタは前記第1のレジスタから並列にアドレス情報ビツトを受け、

前記第2手段から前記第1のレジスタへ至る第1の並列経路を更に備え、前記第1の並列経路は選択ゲートを含み、

前記第2のレジスタから前記選択ゲートへ至る第2の並列経路と、

前記選択ゲート及び前記第1のレジスタに結合されかつ前記与えられた制御情報のあるものに応答して、前記第2のレジスタによつてアドレスされた前記複数個のマイクロ命令の前記少なくとも1個の繰り返し取出しを許容するように又は前記複数個のマイクロ命令の前記少なくとも1個によつて特定されるマイクロ命令の取出しを許容するように、前記第2の手段によつて与えられたデコードされた情報又は前記第2のレジスタの内容を並列に前記第1のレジスタへロードし、又は前記独特な直列経路によつて通信されるアドレス情報ビツトを直列に前記第1のレジスタにロードするための第2の制御手段とを含み、

前記論理ユニツトは、

前記入力バスへ接続されて処理装置内で前記受けた情報ビツトを記憶するための第3のレジスタ手段と、

第1及び第2の入力を有する演算ユニツトと、

前記第3レジスタ手段と前記演算ユニツトとの間に接続されて、前記記憶された受けられた情報ビツトを前記演算ユニツトの前記第1の入力へ選択的に通信させるための第1のゲート手段とを備え、前記演算ユニツトは前記記憶された受けられた情報ビツトに基づき演算操作を行い、

前記演算ユニツトの前記第2入力へ接続されて前記処理装置内で前記操作され受けられた情報ビツトを記憶するための第4のレジスタ手段と、

前記出力バスと前記演算ユニツトとの間に接続されて前記操作されて受けられた情報ビツトを前記演算ユニツトから前記出力バス又は前記第4のレジスタ手段へ選択的に通信させるための第2のゲート手段とを備えた、データ処理装置。

(別紙図面参照)

3  審決の理由の要点

本願発明の要旨は前項記載のとおりである。

本願発明(前者)とその出願前に頒布された刊行物、「AFIPS CONFERENCE PROCEEDINGS, vol.40,1972 SPRING JOINT COMPUTER CON-FEERENCE」AFIPS PRESS発行の第705頁ないし第723頁“The interpreter--A Microprogram-mable building block system”の項(以下「引用例」という。)に記載された発明(後者)とを比較すると、前者が、その入力バス、出力バス、演算ユニツト及びアドレス情報ビツトを受けるためのレジスタを介して前記入力バスと出力バスとを接続する経路を直列方式とするものであるのに対し、後者が、このような直列方式を構成要件とするものではない点で相違することが認められるけれども、この種のデータ処理装置において、その構成部品である情報の入出力経路及び演算手段等を直列方式で構成したり、あるいは並列方式で構成したりすることのいずれも、本件出願前に当業者に周知な事項と認められ(例えば、山下英男監修「電子計算機 デイジタル計算機編」昭和42年6月15日オーム社発行、第26頁ないし第27頁“§3・2・3情報の伝送法”の項及び同第149頁ないし第153頁“§9・3・3命令と制御鎖”の項、並びに情報処理学会編「電子計算機ハンドブツク」昭和41年5月25日オーム社発行、第3-12頁“§1・2直列、並列及び直並列方式”の項及び同第3-19頁ないし第3-20頁、第1・4・2図とその説明参照)、前記構成部品のいずれを直列方式とし、あるいはいずれを並列方式とするかは、必要に応じて当業者が適宜選択し得た設計事項の範疇に属するものと認められるところ、前者におけるように、入力バス、出力バス、演算ユニツト及びアドレス情報ビツトを受けるためのレジスタを介して前記入力バスと出力バスとを接続する経路を直列方式とすることにより、予測を超える格別の作用効果が生ずるとは認められないから、前記相違点には、格別の発明の存在を認めることができない。

右のとおり、本願発明は、引用例に記載された発明に基づいて、その出願前に、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により、特許を受けることができないものである。

請求人は、「本件出願前では、先行技術のすべてのストアード制御マシンは、並列論理、並列レジスタなどのために構成されていたわけであり、この時点では、プロセサをバイトごとに直列ビツトにすることは成功できるような企画であるとは誰も想像すらできないことであつたし、また、情報の伝送方法として直列方式と並列方式とがあり、データを直列に処理する計算機も従来技術として存在していたことは、請求人も認めるところであるが、これらの計算機は制御メモリを有するものでなく、本願発明の前提となるデータ処理装置とは異なるものであるから、この前提となるデータ処理装置を提示する引用例の並列プロセサに、前記従来技術を適用することは、当業者が容易に想到し得たものではない。」旨主張している。

しかしながら、

前示のように、「直列論理、直列レジスタなどのために構成されたストアード制御のマシン」は、本件出願前に当業者に周知なものと認める外ないものである(更に例えば、「日立評論」vol.52, No.9 1970年、第82頁ないし第87頁“電子式卓上計算機のLSI化”の頁及び「電卓技術教科書 基礎編」昭和46年9月25日ラジオ技術社発行、第153頁ないし第302頁“第4章入出力装置”“第5章演算装置と演算制御”及び“第6章演算方法”の各項参照)から、請求人が主張するように、先行技術の「すべての」ストアード制御マシンが、並列論理、並列レジスタなどのために構成されていたとは認めることができず、また、直列論理、直列レジスタなどのために構成されたストアード制御のマシンが本件出願前に周知なものと認められる以上、「この時点では、プロセサをバイトごとに直列ビツトにすることは成功できるような企画であるとは誰も想像すらできないことであつた」との請求人の右主張は採用することができない。

次に、引用例に記載の発明と前記の従来技術のものとは、いずれもストアード制御の計算機に係るものであつて、同一の技術分野に属するものと認められ、また、本願発明は、これを引用例に記載の発明と比較してみると、制御メモリを備えることには格別の発明の存在を認めることができないものであるとともに、制御メモリを備えない計算機に係る技術事項を、制御メモリを備える計算機に適用してはならないとするに足る格別の根拠は見いだせないから、請求人のこの主張も採用することができない。

なお、請求人は、更に、本願発明の構成により、「引用例のマシンからバレルスイツチを除去することができ」、また「大きなバスなどの回路を除去した」ので、プロセサをより小型化し、より経済的なものにし得るという特有な作用効果が得られる旨主張しているが、引用例のバレルスイツチは加算機からの並列ビツトを受けてこれをシフトするためのものと認められるから、加算機が直列ビツトを出力するように構成した本願発明においては、前記バレルスイツチを組み込む余地はなく、また、バレルスイツチや大きなバスなどの回路を用いなければ、プロセサをより小型化し、より経済的なものとし得ることは、周知例を示すために掲記した前示刊行物の前記摘記頁に記載の事項(この頁には、「小型の計算機では直列方式、大型高速度の計算機では並列方式をとる」という趣旨の記載がある。)によつても知れるように、当然予測し得た範囲のものと認められ、この主張もまた採用することができない。

以上のとおりであつて、請求人の主張はいずれも採用するに由なく、また、本願発明は、その構成を全体的にみても、前記引用例に記載の事項に基づいて、その出願前に当業者が容易に発明することができたものと認められるものである。

4  審決の取消事由

引用例記載の技術事項、本願発明と引用例記載のものとの一致点及び相違点が被告主張(後記第3、2、1)のとおりであることは認めるが、審決は、本願発明と引用例記載のものとの相違点について判断するに当たり、引用例記載のものと周知事項との制御方式の相違及び本願発明の奏する顕著な作用効果を看過した結果、本願発明が引用例記載のものに基づいて容易に発明することができたものと誤つて認定、判断したものであり、違法として取り消されるべきである。

1 審決は、「直列論理、直列レジスタなどのために構成されたストアード制御のマシン」は本件優先権主張日前に当業者に周知のものと認定し、右認定を前提として、データ処理装置において、その構成部品である情報の入出力経路及び演算手段等を直列方式とするか、並列方式とするかは必要に応じて当業者が適宜選択し得たものとしているが、直列方式と並列方式のプロセサが周知であつたのはハードワイヤード制御方式のものにおいてであつて、本願発明や引用例記載の発明が対象としているマイクロプログラム制御方式においては、「直列論理、直列レジスタなどのために構成されたストアード制御のマシン」は周知ではなかつた。

ところで、従来のハードワイヤード制御方式において慣用されている直列方式を、そのまま引用例記載のマイクロプログラム制御方式のプロセサに適用しても、本願発明におけるような直列プロセサとして作動し得ないことは明らかであり、また、引用例記載の並列プロセサを直列プロセサに変更しようとしても、マイクロプログラム制御方式のプロセサの分野において直列方式が実現されていない技術的背景のもとで、直列プロセサを開発することは容易なことではない。以下この点について詳述する。

(1)  引用例記載のものは、簡便さ、多様性、技術的独立性及びモジユール性を目的として設計された非常に大型の並列タイプのマイクロプロセサである。これに対して、本願発明は、引用例記載の並列プロセサと実質的に同一の動作を行い、しかも、小型で、LSI化が可能な、いわゆるワンタツチプロセサを得ることを目的としたもので、並列プロセサを直列プロセサに変更することを目的とするものではない。したがつて、本願発明の目的を達成するために直ちに並列プロセサを直列プロセサに変更することを着想し得るわけではない。

(2)  従来、ハードワイヤード制御方式において並列方式及び直列方式が慣用されていたことから、本願発明の前記目的を達成するために、引用例記載の並列プロセサを直列プロセサに変更することが着想できたとしても、マイクロプログラム制御方式を並列方式から直列方式に変換する場合は、ハードワイヤード制御方式において慣用されている並列方式から直列方式への変換の手法がそのまま適用できるわけではない。すなわち、ハードワイヤード制御方式は、マイクロプログラム制御方式のように論理演算の制御が制御メモリに記憶されているマイクロ命令によつて行われるものではなく、クロツク発生回路、遅延回路、その他の論理回路の複雑な論理的組合せによる順序制御回路によつて実現されるものである。これに対して、マイクロプログラム制御方式は、制御に必要な制御信号がすべて、あらかじめ制御メモリにマイクロ命令として記憶され、このメモリから読み出されるマイクロ命令によつて、入力バスに入力される情報の1ビツトごとに直列の演算ユニツト等が制御され、ビツトの直列処理が達成されるものである。換言すれば、並列処理のための構成から直列処理のための構成への変更は、ハードワイヤード制御方式では、処理に必要な回路構成そのものの変更であるのに対して、マイクロプログラム制御方式では、回路構成の変更だけでなく、メモリに記憶されているマイクロ命令の変更をも必要とするのである。

したがつて、ハードワイヤード制御方式で慣用されている直列方式をそのままマイクロプログラム制御方式に適用できないことは明らかであり、また、本件優先権主張日当時、マイクロプログラム制御方式においては、引用例記載のような並列プロセサは確立されていたものの、直列プロセサは存在していなかつたので、マイクロプログラム制御方式において、並列プロセサを直列プロセサに変換する技術的思想はなかつたのである。

(3)  さらに、引用例記載の並列マシンを、本願発明のような直列マシンに変更しようという着想、すなわち、並列バスを直列バスに、並列論理ユニツトを直列論理ユニツトに変更しようという着想が起こり得たとしても、その実現のためには、まず、直列処理フオーマツト用に設計される全く新しいマイクロ命令の組を開発しなければならないが、マイクロプログラム制御方式のプロセサの技術分野においてビツト直列処理の技術的思想がなく、直列処理のためのマイクロ命令を開発する手法が知られていなかつた時点で、直列処理のために必要な全く新しいマイクロ命令の組を作成することは、高度の創作を要することである。

その上、マイクロプログラム制御方式では、新しいマイクロ命令の組が開発された後でも、この新しいマイクロ命令の組によつて動作する特定の回路要素が選択され、かつ、それらの回路要素を用いて特定の回路構成を設計しなければならず、その際、加算機、レジスタ、メモリなどを通じて種々の命令シーケンスのタイミングを考慮することには相当な創作上の困難がある。

右の点に関して、被告は、後記のように、全く新しい命令の組のことは本願発明の特許請求の範囲に記載されていない旨主張する。

しかしながら、本願発明の特許請求の範囲に記載のメモリ手段は、「各々が制御情報を含む複数個のマイクロ命令を記憶する」ものであり、この制御情報を含む複数個のマイクロ命令が、論理ユニツトに直列に論理演算を行わせるためのマイクロ命令であることは、右特許請求の範囲に記載されている「前記バス間に接続されかつ(中略)前記与えられた制御情報に応答して(中略)直列に論理演算を行なう少なくとも1個の論理ユニツト」の表現から明らかである。換言すれば、メモリ手段は、「論理ユニツトを直列に論理演算を行なわせるのに必要な、すなわち、直列処理に必要な制御情報を含む複数個のマイクロ命令を記憶する」ものであることが明らかである。そして、右特許請求の範囲には、特定の命令の組そのものについて限定されてはいないが、メモリ手段が特定の命令の組を機能的に包括すべく、直列処理に必要な制御情報を含むマイクロ命令であることは十分に規定されている。

右のとおり、本願発明の特許請求の範囲には、この発明の特徴である、直列処理に必要なマイクロ命令がメモリ手段に記憶されていること、このマイクロ命令に応答して直列に入力される情報ビツトについて直列に論理演算を行うことが明瞭に示されているから、被告の主張は理由がない。

2 次に、本願発明の作用効果について述べると、本願発明は、引用例記載の並列マシンと実質的に同じ機能を達成しつつ、プロセサを小型化し、LSI化を可能にして、いわゆるワンチツププロセサを実現することができたという作用効果を奏するものである。これは、半導体技術の発展と相まつて、ワンチツププロセサ実現への大きな弾みとなり、コンピユータの小型化に大きく貢献し、その効果は絶大である。すなわち、引用例記載の並列プロセサでは、バレルスイツチ等を含む論理ユニツトとして4ビツトワードを並列処理する場合で1000ゲト以上、8ビツトワードを並列処理する場合で3000ないし5000ゲート(ちなみに、このゲートの開閉が前記制御メモリに記憶された制御信号のシーケンスとしてのマイクロ命令により制御される。)が要求されたのに対し、本願発明では、引用例記載の並列プロセサと同等の機能を達成しながら、論理ユニツトとして300ないし400個のゲートだけで済む。

また、本件優先権主張日当時の半導体集積回路技術からみて、引用例記載の並列プロセサをLSI化し、いわゆるワンチツププロセサとすることは不可能であつて、実際にも、本件優先権主張日当時にはワンチツプ上に完全なプロセサを達成することは知られておらず、実現されてもいなかつたのである。

右の点に関連して、被告は、バレルスイツチは引用例記載の並列プロセサでは必須のものであるけれども、本願発明の直列プロセサにおいては何らの技術的意味も持たないものであるから、バレルスイツチの有無は、本願発明と引用例記載のものとの相違点てして取り上げる必要のないものである旨主張する。

しかし、本願発明は、簡単で、小型LSI化可能な、ワンチツプ化できるマイクロプログラム可能なユニツトを提供することを目的とするものであり、小型化やLSI化を図るためには、まず、大きな回路要素を除くような方向に思考が働き、その思考の結果、バレルスイツチを除いてプロセサの小型化やLSI化が達成できたのであるから、バレルスイツチを除去できたことは本願発明の重要な作用効果であり、被告の右主張も失当である。

審決は、本願発明の右のような顕著な作用効果を看過したものである。

第3請求の原因に対する認否及び被告の主張

1  請求の原因1ないし3の事実は認める。

2  同4は争う。審決の認定、判断は正当であつて、審決に原告主張の違法はない。

1 引用例記載の技術事項、本願発明と引用例記載のものとの一致点及び相違点は次のとおりである。

(1)  引用例記載の技術事項

ストアードプログラムに従つてデータを処理するための装置であつて、

各々が制御情報を含む複数個のマイクロ命令を記憶するためのメモリ手段と、

処理されるべき情報ビツトを受けるための並列入力バスと、

前記処理装置から処理された情報ビツトを転送するための並列出力バスと、

前記バスへ結合されて前記複数個のマイクロ命令のうちの少なくとも1個をアクセスし、かつ前記制御情報を与えるための手段と、

前記バス間に接続され前記アクセス手段から並列に受けられた前記与えられた制御情報に応答して、前記入力バスによつて受けられた情報ビツトに基づき並列に論理演算を行うための少なくとも1個の論理ユニツトとを備え、

前記アクセス手段は、

ゲートパルスを発生させるための制御手段と、

前記制御手段に応答して前記メモリ手段から前記複数個のマイクロ命令のうちの少なくとも1個を選択的に取り出すための第1の手段と、

前記第1の手段と結合され、かつ前記ゲートパルスのあるものに応答して前記取り出された命令を解読するための第2の手段とを備え、さらに、

前記第1の手段は、

前記入力バスを前記出力バスへ接続する独特な並列の経路を備え、前記独特な並列経路は前記メモリ手段のためのアドレス情報ビツトを受けるための第1のレジスタを含み、

前記第1のレジスタと前記メモリ手段との間に接続されて、前記メモリ手段をアドレスするための第2のレジスタを備え、前記第2のレジスタは前記第1のレジスタから並列にアドレス情報ビツトを受け、

前記第2手段から前記第1のレジスタへ至る第1の並列経路を更に備え、前記第1の並列経路は選択ゲートを含み、

前記第2のレジスタから前記選択ゲートへ至る第2の並列経路と、

前記選択ゲート及び前記第1のレジスタに結合されかつ前記与えられた制御情報のあるものに応答して、前記第2のレジスタによつてアドレスされた前記複数個のマイクロ命令の前記少なくとも1個の繰り返し取出しを許容するように又は前記複数個のマイクロ命令の前記少なくとも1個によつて特定されるマイクロ命令の取出しを許容するように、前記第2の手段によつて与えられたデコードされた情報又は前記第2のレジスタの内容を並列に前記第1のレジスタへロードし、又は前記独特な並列経路によつて通信されるアドレス情報ビツトを並列に前記第1のレジスタにロードするための第2の制御手段とを含み、

前記論理ユニツトは、

前記入力バスへ接続されて処理装置内で前記受けた情報ビツトを記憶するための第3のレジスタ手段と、

第1及び第2の入力を有する演算ユニツトと、

前記第3レジスタ手段と前記演算ユニツトとの間に接続されて、前記記憶された受けられた情報ビツトを前記演算ユニツトの前記第1の入力へ選択的に通信させるための第1のゲート手段とを備え、前記演算ユニツトは前記記憶された情報ビツトに基づき演算操作を行い、

前記演算ユニツトの第2の入力へ接続されて前記処理装置内で前記操作され受けられた情報ビツトを記憶するための第4のレジスタ手段と、

前記出力バスと前記演算ユニツトとの間に接続されて受けられた前記出力バス又は前記第4のレジスタ手段へ選択的に通信させるための第2のゲート手段とを備えた、

データ処理装置。

(2)  本願発明と引用例記載のものとの一致点

ストアードプログラムに従つてデータを処理するための装置であつて、

各々が制御情報を含む複数個のマイクロ命令を記憶するためのメモリ手段と、

処理されるべき情報ビツトを受けるための入力バスと、

前記処理装置から処理された情報ビツトを転送するための出力バスと、

前記バス間に接続され、かつ前記メモリ手段へ結合されて前記複数個のマイクロ命令のうちの少なくとも1個をアクセスし、かつ前記制御情報を与えるための手段と、

前記バス間に接続され、かつ前記アクセス手段から並列に受けられた前記与えられた制御情報に応答して、前記入力バスによつて受けられた情報ビツトに基づき論理演算を行うための少なくとも1個の論理ユニツトとを備え、

前記アクセス手段は、

ゲートパルスを発生させるための制御手段と、

前記制御手段に応答して前記メモリ手段から前記複数個のマイクロ命令のうちの少なくとも1個を選択的に取り出すための第1の手段と、

前記第1の手段と結合され、かつ前記ゲートパルスのあるものに応答して前記取り出された命令を解読するための第2の手段とを備え、さらに、

前記第1の手段は、

前記入力バスを前記出力バスへ接続する独特な経路を備え、前記独特な経路は前記メモリ手段のためのアドレス情報ビツトを受けるための第1のレジスタを含み、

前記第1のレジスタと前記メモリ手段との間に接続されて、前記メモリ手段をアドレスするための第2のレジスタを更に備え、前記第2のレジスタは前記第1のレジスタから並列にアドレス情報ビツトを受け、

前記第2手段から前記第1のレジスタへ至る第1の並列経路を更に備え、前記第1の並列経路は選択ゲートを含み、

前記第2のレジスタから前記選択ゲートへ至る第2の並列経路と、

前記選択ゲート及び前記第1のレジスタに結合され、かつ前記与えられた制御情報のあるものに応答して、前記第2のレジスタによつてアドレスされた前記複数個のマイクロ命令の前記少なくとも1個の繰り返し取出しを許容するように又は前記複数個のマイクロ命令の前記少なくとも1個によつて特定されるマイクロ命令の取出しを許容するように、前記第2の手段によつて与えられたデコードされた情報又は前記第2のレジスタの内容を並列に前記第1のレジスタへロードし、又は前記独特な経路によつて通信されるアドレス情報ビツトを前記第1のレジスタにロードするための第2制御手段を含み、

前記論理ユニツトは、

前記入力バスへ接続されて処理装置内で前記受けた情報ビツトを記憶するための第3のレジスタ手段と、第1及び第2の入力を有する演算ユニツトと、

前記第3レジスタ手段と前記演算ユニツトとの間に接続されて、前記記憶された受けられた情報ビツトを前記演算ユニツトの前記第1の入力へ選択的に通信させるための第1ののゲート手段とを備え、前記演算ユニツトは前記記憶された受けられた情報ビツトに基づき演算操作を行い、

前記演算ユニツトの前記第2入力へ接続されて前記処理装置内で前記操作され受けられた情報ビツトを記憶するための第4のレジスタ手段と

前記出力バスと前記演算ユニツトとの間に接続されて前記操作されて受けられた情報ビツトを前記演算ユニツトから前記出力バス又は前記第4のレジスタ手段へ選択的に通信させるためのゲート手段とを設けた、

データ処理装置。

である点で、本願発明と引用例記載のものとは一致する。

(3)  本願発明と引用例記載のものとの相違点

本願発明は、ストアードプログラムに従つてデータを処理するための装置であつて、入力バスが「直列方式」であり、出力バスが「直列方式」であり、入力バスを出力バスへ接続する独特な経路が「直列方式」であり、さらに、論理ユニツト(あるいは演算ユニツト)が「直列方式」で演算を行うデータ処理装置であるのに対し、引用例記載のものは、ストアードプログラムに従つてデータを処理するための装置であつて、入力バスが「並列方式」であり、出力バスが「並列方式」であり、入力バスを出力バスへ接続する独特な経路が「並列方式」であり、さらに、論理ユニツト(あるいは演算ユニツト)が「並列方式」で演算を行うデータ処理装置である点で相違する。

2 ハードワイヤード制御方式のプロセサについて、直列方式及び並列方式の双方が本件優先権主張日前に周知であり、「直列論理、直列レジスタなどのために構成されたストアード制御のマシン」が周知、慣用のものであつたのはハードワイヤード制御方式であつて、本願発明や引用例記載の発明が対象としているマイクロプログラム制御方式においてではなかつたことは、原告主張のとおりである。

ところで、原告は、審決が、ハードワイヤード制御方式のプロセサについて直列方式及び並列方式の双方が本件優先権主張日前に周知であつたことを根拠として、本願発明に係るマイクロプログラム制御方式の直列プロセサは引用例記載のマイクロプログラム制御方式の並列プロセサに基づいて容易になし得たものと判断したことは誤りである旨主張する。

しかしながら、マイクロプログラム制御方式とハードワイヤード制御方式とを比較すると、両者の構成が異なること及びその構成の違いにより、マイクロプログラム制御方式がハードワイヤード制御方式に比べて、処理の変更が容易になるというメリツトを有することは、本件優先権主張日前に当業者によく知られていたことである。

そして、ストアードプログラム方式の電子計算機内での処理について、その基本的操作(例えば、レジスタとの間の情報ビツトの転送等)を制御することに関しては、マイクロプログラム制御方式とハードワイヤード制御方式の双方とも全く同一の機能を果たすものであることも、本件優先権主張日前に当業者に広く知られていたことである。

マイクロプログラム制御方式とハードワイヤード制御方式とは、右のような関係にあるから、電子計算機内での処理について、その基本的操作を制御する手段として、マイクロプログラム制御方式を採るか、ハードワイヤード制御方式を採るかは、そのメリツト、デメリツト等を考慮の上、当業者が適宜になし得る設計事項の範囲内のことというべきである。

以上のとおり、ハードワイヤード制御方式については、並列方式と直列方式の双方が本件優先権主張日前に慣用されていたことを勘案すると、引用例記載のマイクロプログラム制御方式の並列プロセサに基づいて、本願発明に係るマイクロプログラム制御方式の直列プロセサに想到することは、当業者が容易になし得たことというべきである。

右の点に関連して、原告は、直列処理のためのマイクロ命令を開発する手法が知られていなかつた時点で、直列処理のために必要な全く新しい命令の組を作成することは、高度の創作性を要することである旨主張する。

確かに、全く新しい命令の組を作成するためには相応の創作性が必要であることは想像に難くないけれども、そのような命令の組のことは、本願発明の特許請求の範囲には記載されていないのであるから、原告の右主張は失当といわざるを得ない。

また、原告は、マイクロプログラム制御方式では、新しいマイクロ命令の組が開発された後でも、この新しいマイクロ命令の組によつて動作する特定の回路要素が選択され、かつ、それらの回路要素を用いて特定の回路構成を設計しなければならず、その際、加算器、レジスタ、メモリなどを通じて種々の命令シーケンスのタイミングを考慮することは相当な創作上の困難がある旨主張する。

しかしながら、右のような特定の回路要素及び回路に関することも本願発明の特許請求の範囲には記載されていないのであるから、右主張も当を得たものではない。なお、右特許請求の範囲には、入出力バスが直列方式であること、独特の経路が直列方式であること及び演算ユニツトが直列方式であることが散見されるのみであり、このような直列方式化が容易であることはすでに述べたとおりである。

さらに、電子計算機において、命令シーケンスのタイミングを考慮する必要があるとは確かであるが、このタイミングのことについても本願発明の特許請求の範囲には格別の記載はなく、ごくありふれた「ゲートパルスを発生させるための制御手段」という記載があるにすぎないから、原告の前記主張は理由がない。

次に、原告は、本願発明は引用例記載の並列マシンと実質的に同じ機能を達成しつつ、プロセサを小型化し、LSI化を可能にして、いわゆるワンチツププロセサを実現することができたという作用効果を奏するものである旨主張する。

しかしながら、並列方式を直列方式に変換すれば、小型化が達成できることは技術常識である。LSI化が可能であるとの点は、本願発明の特許請求の範囲に記載されていないから、原告の右主張はその根拠を欠くものである。そして、小型化されれば、LSI化が可能になるということは当然の効果にすぎない。

なお、引用例記載の並列プロセサはバレルスイツチを有するものであるのに対し、本願発明の直列プロセサはバレルスイツチを有しない点で、両者は相違しているが、バレルスイツチは、その機能からして並列プロセサにおいて用いられる場合にのみ始めて技術的な意義を有するものであつて、直列プロセサにおいては何ら技術的な意義はなく、全く無用のものである。そして、全く無用のものであれば、これを排除することは、当業者ならばごく当然になし得ることであるから、バレルスイツチの有無は、実質上の相違点として取り上げ、その排除の容易性について検討する必要のないことである。

また、原告は、小型化やLSI化を図るためには、まず、大きな回路要素を除くような方向に思考が働き、その思考の結果、バレルスイツチを除いてプロセサの小型化やLSI化が達成できたのであるから、バレルスイツチを除去できたことは本願発明の重要な作用効果である旨主張する。

しかしながら、本願発明が、引用例記載の並列プロセサと実質的に同一の動作を行える直列プロセサであることは明らかであつて、直列プロセサ化することに付随して小型化がなされるのであるから、この直列プロセサ化とは関係なく小型化を図るためにバレルスイツチを削除すると解される原告の主張は失当である。そして、直列プロセサにおいては、バレルスイツチが当然に不用になることは明白であるから、バレルスイツチを削除することに格別の思考力を要したものとはいえない。

以上のとおりであつて、審決が本願発明の奏する顕著な作用効果を看過した旨の原告の主張は理由がない。

第4証拠関係

証拠関係は、本件訴訟記録中の書証目録記載のとおりであるから、ここにこれを引用する。

理由

1  請求の原因1(特許庁における手続の経緯等)、2(本願発明の要旨)及び3(審決の理由の要点)の事実は、当事者間に争いがない。

2  そこで、原告主張の審決の取消事由の存否について判断する。

1 引用例記載の技術事項、本願発明と引用例記載のものとの一致点及び相違点が被告主張(事実摘示第3、2、1)のとおりであること、ハードワイヤード制御方式のプロセサについて、並列方式及び直列方式が本件優先権主張日前に周知であり、「直列論理、直列レジスタなどのために構成されたストアード制御のマシン」が周知であつたのは、ハードワイヤード制御方式においてであつて、本願発明や引用例記載の発明が対象としているマイクロプログラム制御方式においてでなかつたこと、は当事者間に争いがない。そして、弁論の全趣旨によれば、本件優先権主張日前、ハードワイヤード制御方式においては、並列方式と直列方式とを相互に変換することが慣用されていたものと認められる。

ところで、被告は、ハードワイヤード制御方式とマイクロプログラム制御方式の各構成や機能は本件優先権主張日前当業者によく知られていた事項であり、制御方式としてそれらのいずれを採用するかは設計的な事項であるところ、ハードワイヤード制御方式については並列方式と直列方式の双方が慣用されていたのであるから、引用例記載のマイクロプログラム制御方式の並列プロセサに基づいて、本願発明のマイクロプログラム制御方式の直列プロセサに想到することは、当業者が容易になし得たことである旨主張する。

そこで、右主張の当否について検討するに、ハードワイヤード制御方式においては、並列方式と直列方式の双方が周知であり、各方式を相互に変換することが慣用されていたことからすると、マイクロプログラム制御方式においても、並列方式のものを直列方式に変換しようという着想は、一見、当業者であれば直ちに思い浮かぶことであるように考えられる。

しかしながら、ハードワイヤード制御方式において並列方式のものを直列方式に変換する場合には、プロセサの回路構成そのものを変更することによつて行えばよいのに対し、マイクロプログラム制御方式において並列方式のものを直列方式に変換するには、まず、メモリユニツト(このユニツトはハードワイヤード制御方式では用いられない。)に記憶されるべきデータの直列処理を行うための新規なマイクロ命令の組を開発し、その後に、データ処理を実現するための特定の回路素子の選択や特定の回路構成を設計する必要があるから、マイクロプログラム制御方式において、並列方式のものを直列方式に変換しようとする着想を得たとしても、ハードワイヤード制御方式で慣用されている並列方式から直列方式への変換手段をそのままの形でマイクロプログラム制御方式に利用できるものではないというべきである。

マイクロプログラム制御方式とハードワイヤード制御方式のいずれを採用するかは、被告の主張するように設計的な事項であるとしても、ハードワイヤード制御方式における前記慣用手段をマイクロプログラム制御方式に適用するには、前記のとおり、新規なマイクロ命令の組の開発、特定の回路素子の選択や特定の回路構成の設計を行わねばならず、これらのことは当業者が慣用的に実施できるものではなく、それぞれ相応の創作的思考過程が必要であると認められ(新規なマイクロ命令の組の作成に相応の創作性を必要とすることは被告も自認しているところである。)、したがつて、ハードワイヤード制御方式における並列方式を直列方式に変更する慣用手段をマイクロプログラム制御方式に適用することが容易であると認めることはできない。

以上のとおりであつて、被告の前記主張は理由がないものというべきである。

ところで、被告は、前記マイクロ命令の組については、本願発明の特許請求の範囲に記載されておらず、しかも、特定の回路要素の選択や特定の回路構成の設計のことについても右特許請求の範囲に記載されていない旨主張する。

よつて検討するに、成立に争いのない甲第2号証(本願明細書)、同第4号証(昭和57年2月9日付け手続補正書)によれば、本願発明の特許請求の範囲には、右マイクロ命令の組、及び特定の回路要素の選択や特定の回路構成に関して、(イ)「各々が制御情報を含む複数個のマイクロ命令を記憶するためのメモリ手段と、」、(ロ)「前記バス間に接続されかつ前記メモリ手段へ結合されて前記複数個のマイクロ命令のうちの少なくとも1個をアクセスしかつ前記制御情報を与えるための手段と、前記バス間に接続されかつ前記アクセス手段から並列に受けられた前記与えられた制御情報に応答して、前記入力バスによつて受けられた情報ビツトに基づき直列に論理演算を行なうための少なくとも1個の論理ユニツトとを備え、」(ハ)「前記論理ユニツトは、前記入力バスへ接続されて処理装置内で前記受けた情報ビツトを記憶するための第3のレジスタ手段と、第1および第2の入力を有する演算ユニツトと、前記第3レジスタ手段と前記演算ユニツトとの間に接続されて、前記記憶された受けられた情報ビツトを前記演算ユニツトの前記第1の入力へ選択的に通信させるための第1のゲート手段とを備え、前記演算ユニツトは前記記憶された受けられた情報ビツトに基づき演算操作を行ない、前記演算ユニツトの前記第2入力へ接続されて前記処理装置内で前記操作され受けられた情報ビツトを記憶するための第4のレジスタ手段と、前記出力バスと前記演算ユニツトとの間に接続されて前記操作されて受けられた情報ビツトを前記演算ユニツトから前記出力バスまたは前記第4のレジスタ手段へ選択的に通信させるための第2のゲート手段とを備えた、」と記載されているにとどまり、マイクロ命令の組及び特定の回路要素の選択や特定の回路構成が具体的にどのような内容のものから成り立つているかについては記載されていないことが認められる。

しかしながら、マイクロ命令の組そのものの具体的な内容は、本願発明の構成要件にはなり得ないものであり、本願発明の構成としては、マイクロ命令の組が論理ユニツトをどのように動作させるかについて規定していれば足りるものと解されるところ、この点は、本願発明の特許請求の範囲における前記(ロ)の記載がこれに該当するものと認められる。また、本願発明の要旨は、特定の回路要素の選択や特定の回路構成自体には存せず、直列方式として動作する論理ユニツトにあり、したがつて、特許請求の範囲には直列方式としての特徴を示す最小限の構成が示されていれば足るものと解されるところ、本願発明の特許請求の範囲には前記(ロ)の記載があり、そこには第3のレジスタ手段、演算ユニツト、第4のレジスタ手段、第2のゲート手段及びこれらの機能が具体的に示されていることが認められる。

右のとおり、本願発明の特許請求の範囲には、発明の構成上必要なマイクロ命令の組及び特定の回路要素や特定の回路構成に関する事項が実質的に記載されているものというべく、被告の前記主張は理由がない。

以上のとおりであるから、審決は、引用例記載のものと並列方式及び直列方式が周知であるものとの制御方式の相違を看過し、その結果、引用例記載のものに周知事項を適用することの困難性を誤認したものといわなければならない。

2 次に、前掲甲第2号証(本願明細書)によれば、本願発明は、プロセサを小型化し、LSI化を可能にして、いわゆるワンチツププロセサを実現することができたという作用効果を奏するものであることが認められる(第129頁第9行ないし第131頁第1行参照)。

右の作用効果に関して、被告は、並列方式を直列方式に変換すれば小型化が達成できることは技術常識であり、LSI化が可能であるとの点は特許請求の範囲に記載がなくその根拠を欠くものであり、また小型化されれば、LSI化が可能になることは当然の効果にすぎない旨主張する。

そこで、右主張の当否について検討する。

制御方式のいかんにかかわらず、並列方式を直列方式に変換すれば、プロセサをより小型化することができることは技術常識をもつて推認できるとしても、ハードワイヤード制御方式において周知である、並列方式のものを直列方式に変換したときに、小型化できたことによつて、並列プロセサをワンチツププロセサで構成することまでも可能になつたことを認めるに足る証拠はない。

そして、本願発明は、マイクロプログラム制御方式において、引用例によつて公知の並列プロセサを直列プロセサに変換することによつて、並列プロセサにおいて必要であつた比較的大きな回路素子であるバレルスイツチを始めとして多数のゲートを減らし、並列方式のプロセサでは不可能であつた、プロセサをLSI化するとともにワンチツププロセサを実現したものであるから、本願発明の右作用効果は、引用例記載のもの及びハードワイヤード制御方式における前記周知事項からは予測できない顕著なものというべきである。

また、プロセサがLSI化できるということは、発明の構成に起因する効果であつて、特許請求の範囲には、右効果を奏するための具体的な構成が示されていれば十分であると解すべきところ、本願発明の特許請求の範囲における前記1、(ロ)、(ハ)の記載は、右効果を奏するための具体的な構成を示すものであると認められるから、LSI化が可能であるとの点が右特許請求の範囲に記載されていないとはいえない。

したがつて、被告の前記主張も理由がない。

次に、被告は、バレルスイツチは、その機能からして並列プロセサにおいて用いられる場合にのみ始めて技術的意義を有するもので、直列プロセサにおいては無用のものであり、無用なものを排除することは当業者ならばごく当然になし得ることであるから、バレルスイツチの有無は、これを実質上の相違点として取り上げ、その排除の容易性について検討する必要のないことである旨主張する。

そこで検討すると、バレルスイツチは、並列に情報ビツトを受け、この並列ビツトを適宜シフトして出力させる機能を有するものであつて、引用例記載の並列ビツトマシンには有用なものであるが、本願発明のような直列方式のものにおいては不用のもの、すなわち除去できるものであることは、技術的に自明の事項である。

ところで、本件優先権主張日当時、ハードワイヤード制御方式において、並列方式を直列方式に変換した場合、バレルスイツチを除去することができ、その結果、直列方式のものが小型化され、LSI化されてワンチツププロセサが実現できたことが当業者に知られていた、あるいは予測できたという事情にあれば、ハードワイヤード制御方式における並列方式から直列方式への変換の手法をマイクロプログラム制御方式にそのまま適用した場合、バレルスイツチを除去することに想到することができるものと考えられるが、本件優先権主張日当日、ハードワイヤード制御方式において前記事項が当業者に知られていた、あるいは予測できる事情にあつたことを認むべき証拠はないから、本願発明に係るマイクロプログラム制御方式のものにおいて、並列方式に代えて直列方式を採用するに当たつて比較的大きい回路要素であるバレルスイツチを除去し、LSI化やワンチツププロセサが実現できる程度にまで小型化が達成できたことは顕著な作用効果というべきものであり、被告の前記主張も理由がない。

審決は、本願発明の奏する顕著な右作用効果を看過したものといわざるを得ない。

以上のとおりであつて、審決は本願発明と引用例記載のものとの相違点について判断するに当たり、引用例記載のものと周知事項との制御方式の相違及び本願発明の奏する顕著な作用効果を看過し、その結果、本願発明は引用例記載のものに基づいて容易に発明することができたものと誤つて認定、判断したものといわざるを得ず、この誤りが審決の結論に影響を及ぼすことは明らかであるから、審決は違法として取消しを免れない。

3  よつて、審決の違法を理由にその取消しを求める原告の本訴請求は正当としてこれを認容し、訴訟費用の負担については行政事件訴訟法第7条、民事訴訟法第89条の各規定を適用して、主文のとおり判決する。

(藤井俊彦 竹田稔 濵崎浩一)

〈以下省略〉

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